🔧 [반도체영어] 칩은 어떻게 만들어지는가 — EDA로 읽는 설계 Flow 전 과정

🔧 [반도체영어] 칩은 어떻게 만들어지는가 — EDA로 읽는 설계 Flow 전 과정

칩 하나가 세상에 나오려면 아이디어 → 코드/회로도 → 물리적 도면 → 실리콘까지 수십 단계를 거친다. 그 모든 과정을 EDA(Electronic Design Automation) 툴이 자동화한다. 이 글은 디지털은 RTL부터, 아날로그는 Schematic부터 시작해 테이프아웃까지, 각 단계의 영어 용어를 통째로 정리한다.

🗺️ 큰 그림 — Front-end와 Back-end

전체 흐름은 두 세계로 나뉜다.

• Front-end(설계 전공정) = 논리(logic)의 세계 — 사양 → RTL → 검증 → 합성. "무엇을 할 것인가"
• Back-end(설계 후공정) = 물리(physical)의 세계 — 배치 → 배선 → 타이밍 → 검증. "어떻게 실물로 만들 것인가"

둘 사이의 인수인계(handoff) 지점이 바로 **gate-level netlist(게이트 넷리스트)**다.

⚠️ 용어 주의: 반도체에서 **"front-end / back-end"**는 설계와 제조 두 맥락에서 각각 다르게 쓰인다. 이 글은 설계 기준이다. (제조에서는 웨이퍼 공정이 FEOL, 패키징이 BEOL이다.)

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【 DIGITAL FLOW 】 RTL → GDSII

▶ FRONT-END

1단계 — Specification / Architecture (사양·아키텍처)

칩이 무엇을 해야 하는지 정의한다. PPA(Power·Performance·Area — 전력·성능·면적)라는 세 축의 목표를 세우고, **마이크로아키텍처(microarchitecture)**를 설계한다.

2단계 — RTL Design (RTL 코딩)

RTL = Register Transfer Level. Verilog 또는 SystemVerilog(요즘은 VHDL보다 이쪽)로 회로의 동작을 기술한다. **"레지스터와 레지스터 사이에서 데이터가 어떻게 흐르는가"**를 코드로 쓰는 것이다.

3단계 — Functional Verification (기능 검증)

설계가 의도대로 동작하는지 확인한다. 실제 물리 회로가 아니라 코드 상태에서 검증한다.

• Simulation(시뮬레이션) — 입력을 넣어 출력을 확인. 툴: Synopsys VCS, Cadence Xcelium
• UVM(Universal Verification Methodology) — 검증 환경 표준
• Formal Verification(정형 검증) — 수학적으로 증명
• 핵심 지표: code coverage / functional coverage(검증이 얼마나 구석까지 닿았나)

4단계 — Logic Synthesis (논리 합성)

RTL 코드를 실제 논리 게이트(AND, OR, flip-flop…)의 연결로 변환한다. 결과물이 gate-level netlist다. 이때 **표준 셀 라이브러리(standard cell library)**와 **제약 조건(constraints, SDC 파일)**을 입력한다. 툴: Synopsys Design Compiler, Cadence Genus.

▶ 특별 단계 — DFT (Design for Test)

5단계 — DFT Insertion (테스트 회로 삽입)

만든 칩이 불량인지 어떻게 검사할 것인가? 이걸 위해 설계 단계에서 미리 테스트용 회로를 심는다. 이게 **DFT(Design for Testability)**다.

• Scan Chain(스캔 체인) — 칩 안의 모든 플립플롭을 하나의 긴 사슬로 연결해, 외부에서 값을 밀어 넣고(shift-in) 결과를 뽑아낼(shift-out) 수 있게 한다. 칩 내부를 들여다보는 통로를 만드는 것이다.
• BIST(Built-In Self-Test) — 칩이 스스로를 검사하는 회로 (메모리용은 MBIST)
• Boundary Scan / JTAG(IEEE 1149.1) — 핀들을 검사하는 표준 프로토콜
• ⚖️ 트레이드오프: DFT는 면적(area overhead)과 타이밍에 부담을 준다. 검사 능력과 비용을 저울질해야 한다.

▶ BACK-END (Physical Design)

6단계 — Floorplan / Power Plan (플로어플랜·전원망)

칩이라는 땅에 구획을 나눈다. IO(입출력) 위치, 큰 블록(macro) 배치, 그리고 **전원 공급망(PDN, Power Delivery Network)**을 짠다.

7단계 — Placement (배치)

수백만 개의 **표준 셀(standard cell)**을 실제 위치에 앉힌다. **혼잡도(congestion)**를 피하면서 타이밍이 좋은 자리를 찾는 게 관건.

8단계 — CTS (Clock Tree Synthesis, 클록 트리 합성)

클록 신호가 모든 플립플롭에 동시에 도착하도록 나무 모양의 배선을 만든다. 목표는 skew(스큐, 도착 시각 차이) 최소화.

9단계 — Routing (배선)

셀들을 금속 배선으로 연결한다. Global routing(큰 그림) → Detailed routing(실제 배선) 순서.

10단계 — STA (Static Timing Analysis, 정적 타이밍 분석)

모든 신호 경로가 제시간에 도착하는지 시뮬레이션 없이 수학적으로 검사한다.

• Setup / Hold 위반 검사
• WNS(Worst Negative Slack)·TNS(Total Negative Slack) — 목표는 WNS ≥ 0
• Multi-corner — 온도·전압·공정 변동(PVT)의 여러 조합에서 검증
• 툴: Synopsys PrimeTime, Cadence Tempus
• 타이밍이 안 맞으면 **timing closure(타이밍 클로저)**를 위해 앞 단계로 돌아가 반복한다

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【 ANALOG / MIXED-SIGNAL FLOW 】 Schematic → GDSII

아날로그는 디지털과 철학이 완전히 다르다. 자동화가 어렵고, 사람 손이 많이 간다.

1단계 — Specification (사양)

gain(이득)·bandwidth(대역폭)·noise(잡음)·power 같은 연속적 특성을 목표로 잡는다.

2단계 — Schematic Design (회로도 설계)

RTL 같은 코드가 아니라, 트랜지스터 하나하나를 직접 그린다. 이것이 **schematic(회로도)**이다. 아날로그의 출발점이 디지털의 RTL에 해당한다.

3단계 — Pre-layout Simulation (사전 시뮬레이션)

SPICE 계열 시뮬레이터로 회로가 스펙을 만족하는지 본다. 툴: Cadence Spectre, Synopsys HSPICE.

• DC 분석 — 동작점(bias) / AC 분석 — 주파수 응답 / Transient(과도) — 시간축 파형
• Monte Carlo — 공정 산포에 대한 통계적 검증
• Corner 분석 — SS/TT/FF 등 공정 코너

4단계 — Layout (레이아웃, 수동)

회로도를 물리적 도형으로 옮긴다. 디지털과 달리 matching(대칭 정합)·symmetry가 생명이다. 차동 쌍(differential pair)이 조금만 어긋나도 성능이 무너진다.

5단계 — DRC / LVS (물리 검증)

• DRC(Design Rule Check) — 레이아웃이 파운드리 규칙(선폭·간격)을 지켰나
• LVS(Layout Versus Schematic) — 그린 레이아웃이 회로도와 일치하나
• 툴: Siemens Calibre(업계 표준)

6단계 — Parasitic Extraction (기생 성분 추출)

실제 배선에는 **기생 저항·커패시턴스(parasitic RC)**가 붙는다. 이걸 뽑아낸다. 결과 파일: SPEF / DSPF.

7단계 — Post-layout Simulation (사후 시뮬레이션)

기생 성분을 포함해서 다시 시뮬레이션한다. 사전 시뮬에선 완벽했는데 여기서 스펙이 깨지는 일이 흔하다 — 아날로그의 진짜 승부처.

8단계 — Reliability (신뢰성)

EM(Electromigration, 전자이동)·IR drop(전압 강하)·**aging(노화)**을 검증한다.

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【 공통 SIGNOFF & TEST 】 디지털·아날로그 합류

두 흐름은 여기서 만난다. 최종 관문이다.

▶ Physical Verification Signoff

• DRC / LVS / ERC(Electrical Rule Check) / Antenna 검사
• Parasitic Extraction → SPEF
• Post-layout STA (multi-corner) — 기생 포함 최종 타이밍

▶ DFT Signoff & TEST VECTOR

• ATPG(Automatic Test Pattern Generation) — 스캔 체인을 이용해 테스트 패턴을 자동 생성
• Fault Model(고장 모델) — stuck-at(고정), transition(전이), bridging(단락) 등
• TEST VECTOR(테스트 벡터) — ATPG가 만든 입력→기대출력 쌍의 묶음. 이걸 나중에 **ATE(자동 시험 장비)**에 넣어 실제 칩을 검사한다
• 핵심 지표: Fault Coverage(고장 검출률) — 보통 99% 이상 목표

▶ GPIO / IO Ring

• GPIO(General-Purpose Input/Output) — 범용 입출력 핀. 칩과 바깥세상의 접점
• IO Ring — 칩 가장자리를 두르는 **IO 셀·패드(pad)**의 고리
• ESD(정전기 방전) 보호 회로, level shifter(전압 변환)를 함께 배치
• bonding pad / bump — 패키지와 연결되는 물리적 접점

▶ Power / Signal Integrity

• IR drop·EM 최종 검증
• SI(Signal Integrity) — crosstalk(누화) 등

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🏁 TAPE-OUT → GDSII → Foundry

모든 검증을 통과하면 GDSII(또는 최신 OASIS) 파일을 만든다. 이것이 포토마스크(photomask)의 원본 데이터다. 이 파일을 **파운드리(foundry)**에 넘기는 순간이 **tape-out(테이프아웃)**이다.
(이름의 유래: 옛날엔 설계를 자기 테이프에 담아 넘겼기 때문이다.)

🔬 POST-SILICON (실리콘이 나온 뒤)

• ATE Test — 앞서 만든 TEST VECTOR로 실제 칩을 대량 검사
• Bring-up — 첫 칩에 전원을 넣고 살아 있는지 확인
• Characterization — 실제 성능 측정
• Yield(수율) 분석 — 웨이퍼당 양품 비율. DFT가 잘 됐을수록 수율 분석이 정확하다

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📖 핵심 약어 총정리

약어풀네임뜻

RTL	Register Transfer Level	레지스터 전송 수준(설계 코드)
EDA	Electronic Design Automation	설계 자동화 툴
DFT	Design for Test(ability)	테스트 용이화 설계
ATPG	Automatic Test Pattern Generation	자동 테스트 패턴 생성
BIST / MBIST	Built-In Self-Test	자체 검사 회로
STA	Static Timing Analysis	정적 타이밍 분석
CTS	Clock Tree Synthesis	클록 트리 합성
PPA	Power, Performance, Area	전력·성능·면적
PVT	Process, Voltage, Temperature	공정·전압·온도 변동
DRC / LVS / ERC	Design Rule / Layout-vs-Schematic / Electrical Rule Check	물리·전기 검증
PDN	Power Delivery Network	전원 공급망
GPIO	General-Purpose I/O	범용 입출력
ESD / EM	Electrostatic Discharge / Electromigration	정전기 방전 / 전자이동
WNS / TNS	Worst / Total Negative Slack	타이밍 여유 지표
SPEF	Standard Parasitic Exchange Format	기생 성분 파일
GDSII / OASIS	—	최종 레이아웃(마스크) 파일
ATE	Automatic Test Equipment	자동 시험 장비

💬 실전 영어 문장

1. We're taping out next month. (다음 달에 테이프아웃합니다.)
2. STA shows a setup violation on the critical path. (STA에서 크리티컬 패스에 셋업 위반이 있습니다.)
3. What's the fault coverage after ATPG? (ATPG 후 고장 검출률이 얼마죠?)
4. The design failed LVS — there's a mismatch. (LVS를 통과 못 했어요, 불일치가 있습니다.)
5. We need to close timing before signoff. (사인오프 전에 타이밍 클로저를 끝내야 합니다.)
6. The GPIO ring includes ESD protection. (GPIO 링에 ESD 보호가 포함돼 있습니다.)
7. Post-layout sim shows the parasitics degrade the bandwidth. (사후 시뮬레이션에서 기생 성분이 대역폭을 떨어뜨립니다.)

🎯 한 줄 정리

디지털은 **RTL(코드)**에서, 아날로그는 **Schematic(회로도)**에서 출발하지만, 결국 같은 GDSII 파일로 만나 파운드리로 간다. 그 사이에서 **검증(verification)·타이밍(STA)·테스트(DFT/ATPG)**가 세 번, 네 번 반복된다. 칩 설계는 창작이 아니라, 끝없는 검증의 예술이다.

🔗 시리즈 크로스: #946 TIM 열관리 — 이렇게 설계된 칩이 1,000W를 뿜을 때, 그 열을 빼내는 이야기.

반도체 영어 이야기 ⓒ wordiya.com