CFET 완전정복 — 트랜지스터를 '위로 쌓는' 꿈의 기술 (2나노 다음)

CFET 완전정복 — 트랜지스터를 '위로 쌓는' 꿈의 기술 (2나노 다음)

반도체는 지난 60년간 하나의 명령을 따라왔다. "더 작게." 평면(Planar)에서 핀펫(FinFET)으로, 다시 GAA 나노시트로 — 트랜지스터는 계속 작아졌다. 그런데 이제 옆으로 줄이는 것이 한계에 다다랐다. 다음 수는? 위로 쌓는 것. 그 주인공이 **CFET(씨펫)**다. 오늘은 이 "꿈의 트랜지스터"를 기술적으로 깊게 파고, 반도체 실무·면접 영어까지 잡는다.

🔑 한 문장 정의

A CFET stacks an nFET on top of a pFET, vertically, instead of placing them side by side. CFET는 nFET과 pFET을 옆에 나란히 두지 않고, 위아래로 수직 적층한 트랜지스터다.

CFET = Complementary FET(상보형 전계효과 트랜지스터). 핵심 단어는 **stack(쌓다)**과 **vertical(수직)**이다.

📖 핵심 영어 용어 + 발음

용어 발음 뜻

CFET (Complementary FET)	씨펫	상보형 트랜지스터 (n·p 수직 적층)
stack / stacked	스택 / 스택트	쌓다 / 적층된
nFET · pFET	엔펫 · 피펫	n형 · p형 트랜지스터
footprint	풋프린트	(칩이 차지하는) 바닥 면적
standard cell	스탠더드 셀	표준 셀 (논리 회로 기본 블록)
gate pitch (CPP)	게이트 피치	게이트 간격
monolithic	모놀리식	단일 공정으로 통짜 제작
sequential	시퀀셜	순차적(따로 만들어 접합)
backside power (BSPDN)	백사이드 파워	후면 전력 공급

⚙️ 왜 "쌓기"인가 — CMOS의 숙명

모든 논리 게이트(logic gate)는 n형 + p형 트랜지스터 한 쌍이 있어야 작동한다(그래서 CMOS = Complementary MOS). 지금까지는 이 둘을 옆으로 나란히(side by side) 놓았다. 문제는, 둘 사이에 반드시 **n-p 간격(n-p separation)**이 필요해서 셀 폭이 더는 줄지 않는다는 것.

CFET의 발상은 대담하다. "옆에 못 줄이면, 위로 올리자." nFET을 pFET 위에 얹으면, n-p 간격이 가로에서 세로로 바뀐다. 그 결과:

Stacking the two devices essentially doubles transistor density without increasing the footprint. 두 소자를 쌓으면 바닥 면적은 그대로인데 밀도는 두 배가 된다.

IMEC에 따르면 CFET는 표준 셀 높이를 **4트랙(4-T)**까지 낮추고, SRAM 셀 면적을 40% 이상 줄일 수 있다. 아파트로 치면, 단층집 두 채를 나란히 짓는 대신 **복층(듀플렉스)**으로 올리는 셈이다.

🏗️ 두 가지 제조 방식

① Monolithic CFET (모놀리식) 한 웨이퍼 위에서 하나의 연속 공정으로 아래 소자→위 소자를 통짜로 쌓는다. 공정은 어렵지만 정렬이 완벽하다. (TSMC가 2023 IEDM에서 48nm 게이트 피치 CFET 인버터 시연.)

② Sequential CFET (시퀀셜) 아래 소자를 만든 뒤, **다른 웨이퍼를 접합(bond)**해 위 소자를 따로 쌓는다. 유연하지만 열 예산(thermal budget) 문제가 크다 — 위층을 만들 때 아래층이 상하면 안 되니까.

🔥 왜 이렇게 어려운가

• 중간 절연(MDI, Middle Dielectric Isolation): 위아래 소자를 전기적으로 갈라주는 얇은 막.
• 매립 소자 접촉(contact): 아래에 묻힌 pFET에 어떻게 배선을 연결하나?
• 열 방출(heat dissipation): 소자를 쌓으면 열이 갇힌다.
• 채널 방향: 위 nMOS와 아래 pMOS는 최적 결정 방향이 달라, IMEC은 방향이 다른 채널을 심는 eMDI 모듈을 IEDM 2025에서 공개.
• **후면 전력(backside power)**과 반드시 결합해야 함 — Intel은 2023년 CFET에 후면 전력·후면 직접 접촉까지 붙여 시연.

🗓️ 로드맵 — 언제 오나

• FinFET(2011) → GAA 나노시트(삼성 3nm 2022~, Intel RibbonFET, TSMC N2) → forksheet(중간 단계) → CFET
• IMEC 로드맵: 나노시트를 A10 노드까지 끌고 간 뒤, A7(2031년경)부터 CFET 도입, 이후 A5·A3(옹스트롬 시대)로.
• 상용화 예상: 7~10년 후. Intel이 2020년 최초 시연, TSMC·Samsung-IBM도 각축.

🌱 용어 어원 보너스 (영어 공부)

• complementary: 라틴 complere "채우다(fill up)" → n형과 p형이 서로를 채워 완성한다. compliment(칭찬)와는 철자만 비슷한 사촌.
• monolithic: 그리스 monos(하나) + lithos(돌) → "하나의 돌로 된" → 통짜.
• footprint: "발자국" → 무언가가 바닥에 차지하는 면적.

📌 한 줄 결론

CFET는 "옆으로 줄이기(scaling out)"가 끝난 자리에서 "위로 쌓기(scaling up)"로 무어의 법칙을 잇는다. 트랜지스터가 마침내 3D 마천루가 되는 순간이다.

📎 실무·면접 영어 포인트

• "CFET stacks the nFET on top of the pFET." (CFET는 nFET을 pFET 위에 쌓는다.)
• "It doubles density without increasing the footprint." (면적 증가 없이 밀도를 두 배로.)
• "The main challenge is thermal budget and contacting the bottom device." (핵심 난제는 열 예산과 하부 소자 접촉이다.)

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